❖ 주요 ​업무

• Flatten ​or ​Hierarchical Physical ​Design Flow

​ ​ ​ - Block ​partitioning

​ ​ ​ ​ ​- Top & ​Sub ​block Implementation

​ ​ ​  - ​High Speed ​Block ​Hardening (CPU/GPU/NPU/DDR/PCIe, ​etc.)

​ ​ ​ - ​Timing/Congestion/Cross-talk Noise Sign-off

• Low Power Design Flow

- UPF based PnR (Multi-Voltage / Multi-Supply)

- Level-Shifter & ISO insertion

- Power switch cell insertion

- Wake-up Noise Analysis

• Flip-Chip Flow

 - BUMP Assignment (EM-Aware Early Power Analysis)

- RDL Routing

• Parasitic RC Extraction

- Clock and Signal RC extraction

- Pin-to-pin RC extraction for IP

• Power Integrity

- Dynamic IR Drop Analysis

- Static IR Drop / EM Analysis

• Signal Integrity

- Signal EM Analysis

- Jitter aware Clock and data path handling

• Physical Verification

- DRC / LVS / ERC / ESD / DFM

❖ 지원 자격

• 정규 4년제 대학교 학사 학위이상 보유 또는 2026년 2월 졸업예정자

• 해외여행에 결격 사유가 없는 자

• 남성의 경우, 병역필 또는 면제자

❖ 우대 사항

• 전기·전자·반도체공학 전공자

• 외국어 가능자(해외 어학 연수자)

• 반도체 관련 직무 경험자

• 반도체 설계 직무교육 (PI/PD) 이수자

❖ 채용 절차

• 서류 전형 → 직무적합성•인성 검사 → 직무 인터뷰 → 처우 협의 및 최종 합격

• 전형 절차는 직무 별로 다를 수 있으며, 일정 및 상황에 따라 변동 될 수 있습니다.

• 전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내 드립니다.

※ 지원서 내용 중 허위 사실이 있는 경우에는 합격이 취소될 수 있습니다. 

※ 성별/보훈 대상자/장애 여부는 채용 과정에서 어떠한 불이익도 미치지 않습니다.